题目内容：
在VHDL语言中，下列对时钟边沿检测描述中，错误的是选项
A:If clk.event and clk=‘1’then
B:If falling_edge(clk) then
C:If clk’event and clk=‘0’then
D:If clk’stable and not clk=‘1’then
参考答案：
选择题：在VHDL语言中，下列对时钟边沿检测描述中，错误的是选项A:If clk.event and clk
- 题目分类：DSP原理及应用
- 题目类型：选择题
- 查看权限：VIP
选项
A:If clk.event and clk=‘1’then
B:If falling_edge(clk) then
C:If clk’event and clk=‘0’then
D:If clk’stable and not clk=‘1’then