选择题：含清0控制的锁存器module LATCH2(CLK,D,Q,RST);output Q;input CLK,D,RST

题目内容：

含清0控制的锁存器module LATCH2(CLK,D,Q,RST);output Q;input CLK,D,RST;assign Q=(!RST)?（）:(CLK?D.Q);endmodule空格处应该填入

A.CLK

B.D

C.Q

D.0

参考答案：

module CNT4(CLK,Q);（）output [3:0] Q;　input　CLK;reg [3:0] Q ;

module CNT4(CLK,Q);（）output [3:0] Q;　input　CLK;reg [3:0] Q ;always @(posedge（）)Q = Q+1 ; endmodule这是一个关于EDA技术与Verilog的相关

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