边沿触发器只有时钟脉冲上升沿或下降沿时，它的输出状态才有可能改变。

同步时序电路是逻辑电路的存储单元使用同一种类型的触发器。

时钟脉冲的上升沿是指低电平变为高电平的动态过程。

边沿D触发器和边沿JK触发器都可以作为时序逻辑电路的存储单元。

逻辑图、逻辑表达式、真值表都是逻辑函数的表示方法，它们都是逻辑问题的抽象形式。

时序逻辑电路包含组合电路为和存储单元，在时序逻辑电路中，组合电路可以没有，但存储单元却不可或缺。

若需比较111 0000 101和11 0000 101两个二进制数的大小，需要（  ）74x85级联才能完成比较。A、2B、3C、4D、5

分析给定的时序逻辑电路时，（    ）描述时序逻辑电路中各个触发器次态与现态间的关系。A、驱动方程B、时钟方程C、特性方程D、状态方程

Mealy型时序逻辑电路的输出与输入和触发器状态两者有关，而Moore型时序逻辑电路仅与触发器的状态有关。

分析给定的时序逻辑电路时，（    ）可以用来表示时序逻辑电路中各个触发器次态与现态间的关系。A、状态表B、状态图C、时序图D、特性方程

上升沿触发的边沿D触发器在时钟脉冲CP上升沿到来前输入D=1，而在CP上升沿过后输入D变为0，请问，在这个CP上升沿后，下一个上升沿到来前，触发器状态为（ ）。

D/A转换器的位数越多，能够分辨的最小输出电压变化量就越小。（ ）

编码规则不同，对同一对象的编码结果可以不同。

锁存器是电平敏感的存储元件。

组合逻辑电路分析的过程本质上就是逻辑函数不同形式之间的转换过程。

一个触发器可记录一位二进制代码，它有（  ）个稳定状态。A、1B、2C、3D、4

使用与非门组成的基本RS锁存器电路中不存在反馈。

描述锁存器逻辑功能的方法有（  ）A、状态转换表B、特性方程C、状态转换图D、波形图

若在编码器中有50个编码对象，则要求输出二进制代码位数至少有 位。

将边沿JK触发器的输入端J和输入端K相连接，即可构成边沿D触发器。

若给定某一确定的逻辑图，它反映的逻辑关系所对应的逻辑描述是唯一的。

在多数码管动态扫描显示电路中，一块74X139集成块中有（  ）个相同逻辑单元。A、1B、2C、3D、4

如图所示逻辑电路，可将数据D经74x138分配至Y3。

如图所示符号，属于（  ）的逻辑符号图A、上升沿触发的边沿D触发器B、下升沿触发的边沿D触发器C、上升沿触发的边沿JK触发器D、下升沿触发的边沿JK触发器

要使用DAC0832实现数模转换，获得电压模拟量，必须外接集成运算放大器。且转换精度与集成运算放大器有关。(  )